LAPORAN AKHIR MODUL 2 (FLIP-FLOP) PERCOBAAN 2




MODUL 2

FLIP-FLOP

Percobaan 1

1. Jurnal  [Kembali]


2. Alat dan Bahan  [Kembali]

a. Jumper
Gambar Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar Modul De Lorenzo


e. IC 74LS112 (J-K Flip-Flop)


f. CD4013B (D Flip-Flop)



g. Power DC

Gambar Power DC

h. Switch (SW-SPDT)

Gambar Switch


i. Logicprobe atau LED
Gambar Logic Probe

3. Rangkaian Simulasi  [Kembali]


Gambar Rangkaian Percobaan 2 pada Simulasi Proteus

Gambar Rangkaian Percobaan 2 pada Modul


4. Prinsip Kerja Rangkaian  [Kembali]

T Flip-Flop adalah penyederhanaan dari JK Flip-Flop, di mana input J dan K digabung menjadi satu input T. Dalam rangkaian ini:

  • Input J dan K terhubung langsung ke sumber daya, sehingga keduanya berlogika 1, memungkinkan flip-flop berfungsi dalam mode toggle.
  • Input Set (S) terhubung ke saklar B1, dan Reset (R) ke saklar B0.
  • Input Clock aktif dalam kondisi low.
  • B0 = 0 (Reset aktif)
  • B1 = 0 (Set aktif)
  • B2 = Don't Care

Karena Set dan Reset aktif low, output Q menjadi sama dengan Q' (Q = Q'). Dalam keadaan ini, status clock tidak mempengaruhi output, yang tetap stabil. Dengan konfigurasi ini, T Flip-Flop menggunakan IC 74LS112 dapat menyederhanakan pengoperasian JK Flip-Flop. Saat Set dan Reset aktif, output tetap stabil, menunjukkan pentingnya pengaturan input dan clock dalam desain rangkaian digital.

5. Video Rangkaian  [Kembali]

Video Percobaan 2

6. Link Download  [Kembali]

Link Rangkaian [klik disini]

Download Datasheet IC 74LS112A [klik disini]

Komentar

Posting Komentar